Metrika članka

  • citati u SCindeksu: 0
  • citati u Google Scholaru:[=>]
  • posete u prethodnih 30 dana:2
  • preuzimanja u prethodnih 30 dana:2
članak: 1 od 1  
Tehnika
2014, vol. 69, br. 2, str. 253-260
jezik rada: srpski
vrsta rada: izvorni naučni članak
doi:10.5937/tehnika1402253M


Statistička procena kašnjenja digitalnih kola primenom VHDL-a
Univerzitet u Nišu, Elektronski fakultet

Projekat

Napredne tehnologije elektronskog merenja, upravljanja i komunikacije na elektricnoj distributivnoj mreži (MPNTR - 32004)

Sažetak

Najvažnija karakteristika savremenih integrisanih kola je brzina. Ona direktno zavisi od kašnjenja kola. Za projektovanje brzih digitalnoh kola, neophodno je procenjivati kašnjenja u najranijim fazama projektovanja. Time se olakšava modifikacija i resinteza kola ukoliko ono nije dovoljno brzo. U ovom radu predložen je postupak kojim se pouzdano može proceniti kašnjenje digitalnih kola još u fazi njihovog opisivanja. Metod može da statistički proceni minimalna i maksimalna kašnjenja svih mogućih puteva i tranzicija signala u kolu, uzimajući u obzir fizičku realizacija kola, i informacije o tolerancijama parametara. Metod koristi VHDL opis, a verifikovan je na ISCAS85 benchmark kolima. Za procesiranje dobijenih podataka korišćen je Matlab.

Ključne reči

kašnjenje; Monte-Carlo analiza; fanout; vremenska analiza; VHDL

Reference

Abbaspour, S., Fatemi, H., Pedram, M. (2005) VGTA: variation-aware gate timing analysis. u: Proc. of the IEEE Int. Conf. on Computer Design, San Jose, California, str. 351-356
Cheng, K., Agrawal, V. (1989) Unified Methods for VLSI Simulation and Test Generation. Boston: Kluwer Academic Publishers
Jouppi, N.P. (1983) TV: An nMOS Timing Analyzer. u: Third Caltech Conference on Very Large Scale Integration, str. 71-85
Krishnamachary, A., Abraham, J.A., Tupuri, R.S. (2001) Timing verification and delay test generation for hierarchical designs. u: VLSI Design 2001. Fourteenth International Conference on VLSI Design, str. 157-162
Litovski, V. (2000) Projektovanje elektronskih kola. Vranje, Niš: DGIP Nova Jugoslavija
Litovski, V.B., Zwolinski, M. (1997) VLSI Circuit Simulation and Optimization. London, itd: Chapman and Hall
Maksimović, D.M., Litovski, V.B. (1999) Tuning logic simulators for timing analysis. Electronics Letters, 35(10): 800
Maksimović, D.M., Litovski, V.B. (2002) Logic simulation methods for longest path delay estimation. IEE Proceedings - Computers and Digital Techniques, 149(2): 53
Maksimović, D. (2000) Logčka simulacija - procena graničnih svojstava projektovanog digitalnog kola. Niš: Elektronski fakultet, Doktorska disertacija
Nagel, L. (1975) SPICE-2: A computer program to simulate semiconductor circuits, ERL Memo ERLM520. Berkeley, CA: Univ. of California
Oh, C., Mercer, M.R. (1996) Efficient logic-level timing analysis using constraint-guided critical path search. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 4(3): 346-355
Ousterhout, J.K. (1983) Crystal: A Timing Analyzer for nMOS VLSI Circuits. u: Third Caltech Conference on Very Large Scale Integration, str. 57-69
Sokolovic, M.L.J., Litovski, V.B. (2005) Using VHDL Simulator to Estimate Logic Path Delays in Combinational and Embedded Sequential Circuits. u: Proc. of the IEEE Region 8 EUROCON, str. 547-550
Sokolović, M., Litovski, V. (2006) Efficient calculation of the statistical worst: Case delay in complex digital circuits. u: XLX Conf. of ETRAN, Belgrade, 23-26, June, Vol. 1, pp. 23-26
Sokolović, M., Maksimović, D. (2005) Estimation of path delay using VHDL logic simulator. u: XLIX Conf. of ETRAN, Budva, June, vol. 1. pp 99-102
Zwolinski, M. (2004) Digital system design with VHDL. Pearson: Prentice Hall